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一种快速位同步时钟提取方案及实现 被引量:8

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摘要 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。
出处 《电子设计应用》 2007年第12期84-84,85-87,共4页 Electronic Design & Application World
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