基于EDT结构的可测性扫描链压缩研究

本文介绍了大规集成电路模片上系统(SoC)可测性扫描链压缩方法。利用EDT(Embedded Deteminsitc Testing)扫描链压缩逻辑,通过压缩扫描链设计的对比试验,分析与研究压缩扫描链压缩比率、芯片测试覆盖率、以及芯片外围测试管脚的需求数量等关键因素,总结得出芯片压缩比率与测试覆盖率的相互关系,研究结论有助于可测性设计在工程领域的应用。