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0.35μm CMOS 4位1 Gsample/s全并行模数转换器设计 被引量：3

1 Gsample/s 4 bit Flash ADC in 0.35μm CMOS
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摘要 介绍了一种基于0.35μm CMOS工艺的4位最大采样速率为1GHz的全并行结构模数转换器的设计.因为在高采样率的情况下,比较器的亚稳态问题降低了模数转换器的无杂散动态范围,在本次设计中对其进行了优化.后仿真结果表明,输入信号为22.949MHz,在1GHz采样率的情况下,信噪比达到25.08dB,积分非线性和微分非线性分别小于0.025LSB和0.01LSB,无杂散动态范围达到32.91dB.芯片采用具有两层多晶硅的0.35μmCMOS工艺设计,总面积为0.84mm2. A 4bit CMOS analog-to-digital converter with a maximum acquisition speed of 1 GHz is presented.The problem of meta-stability has got special attention in this design,since this problem degrades the Spurious-Free Dynamic Range(SFDR)at high sampling frequencies.Simulated Signal to Noise Ratio(SNR)is 25.08 dB at 1 GHz clock and fin=22.949 MHz.Simulated Integral Nonlinearity(INL)is less than 0.025 Least Significant Bit(LSB),Differential Nonlinearity(DNL)is less than 0.01 LSB and SFDR is 32.91 dB.The chip has be...
作者 郝俊 孟桥 高彬
机构地区 东南大学射频与光电集成电路研究所
出处 《电子器件》 CAS 2007年第2期403-406,共4页 Chinese Journal of Electron Devices
基金 国家自然科学基金资助(60576028)
关键词 模数转换器 高速 全并行 亚稳态 CMOS工艺 analog-to-digital converter high-speed flash meta-stability CMOS process
分类号 TN792 [电子电信—电路与系统]
  • 相关文献

参考文献7

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同被引文献4

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引证文献3

电子器件
2007年 第2期

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