应用于NRZI码时钟和数据恢复的CMOS模拟锁相环设计技术

本文介绍一种应用于 NRZI 码时钟和数据恢复(Clock and Data Recovery---CDR)的 CMOS 模拟锁相环(Phase Locked Loop---PLL)设计技术。该技术方案应用面广,在综合生成多种输出频率的同时,进一步还可以应用于 NRZI 码(None-Return-Zero of Invert Code)流同步时钟的提取与恢复。经 HSPICE 仿真,该电路具有功耗低,相位抖动小,抗电源噪声能力强的特点。