期刊文献+

一种基于RAM的降低异构多核切换开销的方法

Using RAM to Reduce Switching Overhead of Heterogeneous Multi-Core
下载PDF
导出
摘要 同一程序的不同执行阶段或者不同程序运行时行为特征不同.异构多核处理器包含多种类型处理器核,可以根据程序运行时的行为特征切换到性能、功耗合适的核.异构多核相对于同构多核处理器能够更好地满足性能和功耗要求,但是不同核间切换时保存、恢复程序现场开销严重影响了异构多核处理器的性能.增加少量片上随机存储单元(RAM),并适当优化处理器核硬件结构是有效降低核间切换开销的方法.上述方法使得核间切换时不需要执行切换程序,通过发送RAM读写请求实现了程序现场的保存和恢复.基于龙芯异构多核处理器平台评估了软、硬件实现核间切换开销.实验结果表明上述硬件方法将核间切换开销下降到软件开销的11%,且仅带来了2.49%的面积增加和1.8%的功耗增加. 同一程序的不同执行阶段或者不同程序运行时行为特征不同.异构多核处理器包含多种类型处理器核,可以根据程序运行时的行为特征切换到性能、功耗合适的核.异构多核相对于同构多核处理器能够更好地满足性能和功耗要求,但是不同核间切换时保存、恢复程序现场开销严重影响了异构多核处理器的性能.增加少量片上随机存储单元(RAM),并适当优化处理器核硬件结构是有效降低核间切换开销的方法.上述方法使得核间切换时不需要执行切换程序,通过发送RAM读写请求实现了程序现场的保存和恢复.基于龙芯异构多核处理器平台评估了软、硬件实现核间切换开销.实验结果表明上述硬件方法将核间切换开销下降到软件开销的11%,且仅带来了2.49%的面积增加和1.8%的功耗增加.
出处 《计算机研究与发展》 EI CSCD 北大核心 2011年第S1期266-272,共7页 Journal of Computer Research and Development
基金 国家"八六三"高技术研究发展计划基金项目(2008AA010901) 国家自然科学基金项目(60736012 60921002 61070025) 国家"九七三"重点基础研究计划基金项目(2005CB321600) 国家"核高基"科技重大专项基金项目(2009ZX01028-002-003 2009ZX01029-001-003)
关键词 龙芯异构多核 核间切换开销 寄存器重命名 存储单元 godson heterogeneous multi-core switching overhead RAM register renaming
  • 相关文献

参考文献22

  • 1胡伟武,张福新,李祖松.龙芯2号处理器设计和性能分析[J].计算机研究与发展,2006,43(6):959-966. 被引量:37
  • 2胡伟武,唐志敏.龙芯1号处理器结构设计[J].计算机学报,2003,26(4):385-396. 被引量:53
  • 3胡伟武,唐志敏,冯雷.基于操作队列复用的指令流水线系统和方法[P]中国专利:CN1410885.
  • 4Kumar R,Tullsen D M.Heterogeneous chip multiprocessors. Computer . 2005
  • 5Kadayif I,Kandemir M,Kolcu I.Exploiting processor workload heterogeneity for reducing energy consumption in chip multiprocessors. Proc of the Design,Automation and Test in Europe Conf and Exhibition . 2004
  • 6Menasce D,Almeida V.Cost-performance analysis of heterogeneity in supercomputer architectures. Proc of the1990ACM/IEEE Conf on Supercomputing . 1990
  • 7Kumar R,Farkas K I,Jouppi N P,et al.Single-ISA heterogeneous multi-core architectures:The potential for processor power reduction. Proc of the36th Annual IEEE/ACM Int Symp on Microarchitecture . 2003
  • 8Li Tong,Brett P,Knauerhase R,et al.Operating system support for overlapping-ISA heterogeneous multi-core architectures. Proc of the IEEE16th Int Symp on High Performance Computer Architecture . 2010
  • 9Li Tong,Baumberger Dan,Koufaty David A,et al.Efficient operating system scheduling for performance-asymmetric multi-core architectures. Proc of the2007ACM/IEEE Conf on Supercomputing . 2007
  • 10Suleman M A,Mutlu O,Qureshi M K,et al.Accelerating critical section execution with asymmetric multi-core architectures. Proc of the14th Int Conf on Architectural Support for Programming Languages and Operating Systems . 2009

二级参考文献19

  • 1[1]Divid Patterson,John Hennessy. Computer Architecture: A Quantitative Approach. Morgan Kaufmann Publishers, 1996
  • 2[2]Kessler R. The Alpha 21264 Microprocessor. IEEE Micro, 1999,19(2): 24~36
  • 3[3]Kenneth Yeager. The MIPS R10000 Superscalar Microprocessor. IEEE Micro, 1996,16(2): 28~41
  • 4[4]Tim Horel, Gary Lauterbach. UntraSparc-III: Designing Third-Generation 64-bit Performance. IEEE Micro, 1999,19(3): 73~85
  • 5[5]Ashok Kumar. The HP PA-8000 RISC CPU. IEEE Micro, 1997,17(2): 27~32
  • 6[6]Joel Tendler, Steve Dodson, Steve Fields, Hung Le, Balaram Sinharoy. Power4 System Microarchitecture. IBM Technical White Paper, 2001
  • 7[7]Huck J et al. Introducing the IA-64 Architecture. IEEE Micro, 2000,20(5): 12~23
  • 8[8]Glenn Hinton, Dave Sager, Mike Upton, Darrell Boggs, Doug Carmean, Alan Kyker, Patrice Roussel. The Microarchitecture of the Pentium 4 Processor. Intel Technology, 2001
  • 9MIPS Ⅳ instruction set. http://www.mips.com, 1995
  • 10Divid Patterson, John Hennessy. Computer A rchitecture: AQuantitative Approach. San Francisco: Morgan Kaufmann, 1996

共引文献81

相关作者

内容加载中请稍等...

相关机构

内容加载中请稍等...

相关主题

内容加载中请稍等...

浏览历史

内容加载中请稍等...
;
使用帮助 返回顶部