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超前进位加法器基本单元电路及其组合方案的优化设计 被引量:5

Optimizing Design of Basic Circuit Unit and Combination Scenario of CLA
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摘要 从体现资源 (面积 )、速度、功耗的各个方面分析了超前进位加法器进位传输函数的 2种定义和基本单元电路及其 3种组合方案 .完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法 . Two definitions of carry propagation function and basic circuit unit and three combination scenarios of Carry Lookahead Adders(CLA) were analyzed for resource (area ), speed and power dissipation in this paper. The optimizing design of basic circuit unit and combination scenarios was completed and some optimizing method of combination circuit was given . Those laid a foundation for the structure design optimizing of CLA.
出处 《中南民族大学学报(自然科学版)》 CAS 2004年第2期41-45,共5页 Journal of South-Central University for Nationalities:Natural Science Edition
关键词 超前进位加法器 基本单元电路 组合方案 优化设计 carry lookahead adders basic circuit unit combination scenario optimizing design
  • 相关文献

参考文献6

  • 1阎石.数字电子技术基础(第4版)[M].北京:高等教育出版社,2002..
  • 2Shams A M, Bayoumi M A. A Novel HighPerformance CMOS 1-Bit Full-Adder Cell [J].IEEE Transactions Circuits and Systems, 2000,47(5) :478-481
  • 3[美]KahillKS 朱明程 孙普译.可编程逻辑系统的VHDL设计技术[M].南京:东南大学出版社,2000.320-330.
  • 4[美]TaubH 邱丕勤 陆嘉宝 刘舒译.数字电路与微处理机[M].北京:中国建筑工业出版社,1987.149-162.
  • 5吴孙桃,慈艳柯,纪安妮,郭东辉.CMOS异或电路的设计与应用[J].半导体技术,2002,27(8):21-24. 被引量:1
  • 6[美]WakerlyJF 林生 金京林 葛红 译.数字设计原理与实践(第3版)[M].北京:机械工业出版社,2003.65-66.

二级参考文献4

  • 1CHANDRAKASAN A P , SHENG S , BRODERSEN R W. Low-power CMOS digital design[J]. IEEE Jour nal of Solid-State Circuits, 1992, 27(4).
  • 2Cadence: Online Documentation. 1997.
  • 3CHENG E K. Analog / Power Trends, 1999, 8.
  • 4RabaeyJM.数字集成电路设计透视[M].北京:清华大学出版社,1999.47.

共引文献3

同被引文献28

  • 1王礼平,王观凤.超前进位加法器的延迟时间公式与优化设计[J].武汉理工大学学报(交通科学与工程版),2004,28(4):585-588. 被引量:6
  • 2卢君明,徐锋,胡鹏飞.低电压低功耗全加器的研究设计[J].固体电子学研究与进展,2004,24(3):369-372. 被引量:6
  • 3王礼平,王观凤.超前进位加法器混合模块延迟公式及优化序列[J].微电子学与计算机,2005,22(1):152-155. 被引量:4
  • 4方建平,史江一,郝跃,朱志炜.DSP芯片中全加器电路的优化设计[J].电路与系统学报,2006,11(2):145-148. 被引量:3
  • 5Wang Chuachin, Huang Chenjung, Tai Kunchu.A 1.0-GHz 0.6?m 8-bit carry lookahead adder using PLA-styled all-n-transister logic.IEEE Transactions on Circuits and Systems, 2000, 47(2):133~135
  • 6薛宏熙,边计年,苏明. 数字系统设计自动化. 北京:清华大学出版社,1996.144-147
  • 7阎石.数字电子技术基础[M].4版.北京:高等教育出版社,2002:166一168.
  • 8NAGENDRA C, IRWIN M J, OWENS R M. Area-time-power tradeoffs in parallel adders [ J]. IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 1996, 53(10) : 689 - 702.
  • 9OKLOBDZIJA V G, ZEYDEL B R, DAO H, et al. Energy-delay estimation technique for high-performance microprocessor VLSI adders [ C] // Proceedings of 16th IEEE Symposium on Computer A- rithmetic. Washington, DC: IEEE, 2003:272-279.
  • 10YANG GE, JUNG S-O, BAEK K H, et al. A 32-bit carry lookahead adder using dual-path all-n logic[ J]. IEEE Transactions on Very Large Scale Intergration Systems, 2005, 8(13) : 992 - 996.

引证文献5

二级引证文献7

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