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基于FPGA的HDLC转E1传输控制器的实现

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摘要本文介绍了一种用FPGA实现的HDLC转E1的协议控制器,能实现将速率为N×64Kbps(N=1～124)的HDLC数据分接至M路(M=1～4)E1信道中传输,并允许各路E1的最大时延为64ms.讨论了E1帧结构设计和系统的FPGA实现方法.

作者张强刘辉丁新宇

机构地区中国矿业大学

出处《电子设计应用》 2004年第11期79-80,共2页 Electronic Design & Application World

关键词 HDLC FPGA实现帧结构信道传输控制器时延速率协议控制器数据系统

分类号 TP393 [自动化与计算机技术—计算机应用技术] TN915 [电子电信—通信与信息系统]

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电子设计应用

2004年第11期

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