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基于高速串行BCD码除法的数字频率计的设计
被引量：
4
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摘要
介绍了在FPGA芯片上实现数字频率计的原理。对各种硬件除法进行了比较,提出了高速串行BCD码除法的硬件算法,并将其应用在频率计设计中。
作者
徐辉
王祖强
王照君
机构地区
山东大学信息科学与工程学院
出处
《电子技术应用》
北大核心
2004年第8期72-74,共3页
Application of Electronic Technique
关键词
数字频率计
周期测量
FPGA
VHDL
状态机
串行BCD码除法
分类号
TM935.133 [电气工程—电力电子与电力传动]
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