基于内插的全数字二元鉴相相干延迟锁定环
Interpolation-based all-digital coherent delay locked loop
摘要
提出一种基于内插的全数字二元鉴相相干延迟锁定环(C-DDLL),用于直接序列码分多址系统上行链路伪随机码的跟踪,对AWGN、多用户于扰以及非理想内插影响下的环路跟踪性能进行了分析与计算机模拟,最后给出了数值结果及分析。
出处
《无线电通信技术》
2004年第5期40-42,共3页
Radio Communications Technology
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