从Simulink模型自动生成VHDL代码——基于DSP Builder的FPGA设计流程

Automatic Generating VHDL Code from Simulink Model——A FPGA Design Flow Based on DSP Builder

介绍了基于 Altera提供的 DSP Builder开发工具从 Simulink模型自动生成 VHDL 代码的一种新的 F PGA设计流程 ,并基于此流程实现了一个 7阶 F IR数字低通滤波器。

A new FPGA design flow using Altera DSP Builder to generate VHDL code automatica lly from Simulink model is introduced in this paper, and a 7steps FIR di gital lowpass filter is successful implemented with this flow.