高速全并行的AES加解密算法在单片FPGA上的实现

IPSec为了解决Internet安全问题,在IP层对信息提供了认证、加密等功能。协议中强行 实施的加密算法将由AES算法取代单DES算法,完全用软件实现IPSec的处理已不能适应当前不断 提高的网络速度的要求。利用硬件实现IPSec协议是必然趋势。本文在单片FPGA上实现了吞吐率 为4.7Gbit/s全流水的、全并行的128bit的AES加解密算法。在不增加流水线级数的情况下,采用流 水线时间借用技术实现S_Box,使AES的加密和脱密算法在单片上并行执行,提高了系统性能。