一种基于系统级算法的芯片快速成型设计流程
摘要
一种新的从系统级算法到芯片快速成型的设计流程,以色度空间转换器为设计实例,在自行设计的FPGA开发板上验证通过。
出处
《微型机与应用》
北大核心
2005年第3期24-26,34,共4页
Microcomputer & Its Applications
基金
华为高校资金项目资助
参考文献4
-
1Wu A,Tang K C,Ng C K.Pipelined Modified Booth Muhiplication.IEE E Electronic s Letters, 1998 ; 34 ( 12 ).
-
2吴明森,李华旺,刘海涛.一种16×16位高速低功耗流水线乘法器的设计[J].微电子学与计算机,2003,20(8):151-153. 被引量:3
-
3傅志晖,程东方,梅其元,李娇,薛忠杰,吴鼎祥.32位浮点阵列乘法器的设计及算法比较[J].微电子学,2003,33(3):190-195. 被引量:10
-
4夏闻宇.Verilog数字系统设计教程[M].北京:北京航空航天大学出版社,2003..
二级参考文献13
-
1Hwang K. Computer Arithmetic Principles, Architecture and Design [M]. John Wiley & Sons, 1979.
-
2Baugh C R, Wooley B A. A two's complement parallel array multiplication algorithm [J]. IEEE Trans Computers, 1973; 22 (1): 1045-1047.
-
3Ma G K, Taylor F J. Multiplier policies for digital signal processing [J]. IEEE ASSP Magazine, 1990; 7(1) :6-20.
-
4Rabaey J M. Digital integrated circuits: a design perspective [M]. Prentice-Hall International, Inc. 2001.
-
5A.D.Booth. "A signed binary multiplication technique," J.Mech.Appl..Math.,vol.4,pp.236-240,1951.
-
6J.Fadavi Ardekani, "M×N Booth encoded Multiplier Generator Using Optimized Wallace Trees," IEEE Transactions on Very Large.Scale Intergration(VLSI) System", vol.1.No.2,June 1993.
-
7C.S.Wallace. "A suggestion for fast multipliers," IEEE Trans.Electron.Comput.,vol.EC- 13,pp. 14-17,Feb. 1964.
-
8I.S. Abu-Khater, A.Bellaouar,and M.I.Elmasry. "Circuit Techniques for CMOS Low-Power High-Performance Multipliers," IEEE Journal of Solid-state circuits,vol. 31.No. 10.pp. 1535-1539,Oct. 1996.
-
9F.Lu and H.Samue, "A 200-MHz CMOS pipelined multiplier_accumulator using a quasi--domino dyn-amic full-adder cell design," IEEE J.Solid-state circuits,voL28,pp.123-132,Feb. 1993.
-
10K.Hwang, "Computer arithmetic: principles,architecture,and design," John Wiley and Sons,1979.
共引文献12
-
1邹刚,邵志标,赵宁,许琪.32位嵌入式定/浮点乘法器设计[J].微电子学与计算机,2004,21(8):137-140. 被引量:5
-
2朱东巍,陈晨,吴成柯.色度空间转换的设计及FPGA实现[J].电视技术,2005,29(10):24-26. 被引量:6
-
3蒋勇,罗玉平,马晏,叶新.基于FPGA的32位并行乘法器的设计与实现[J].计算机工程,2005,31(23):222-224. 被引量:2
-
4杜勇,朱亮,韩方景.高效结构的多输入浮点乘法器在FPGA上的实现[J].计算机工程与应用,2006,42(10):103-104. 被引量:1
-
5康潇亮,雷绍充,梁峰.67×67位乘法器的改进四阶Booth算法实现[J].电子器件,2007,30(4):1427-1431. 被引量:2
-
6肖骁,余佳.FPGA内嵌ROM表对DRAM控制的实现[J].中国舰船研究,2008,3(6):70-73.
-
7李振刚.多位乘法器的多阶Booth算法的实现[J].天津城市建设学院学报,2009,15(1):68-70. 被引量:2
-
8李军强,李东生,李奕磊,周志增.32×32高速乘法器的设计与实现[J].微电子学与计算机,2009,26(12):23-26. 被引量:9
-
9孙偲彦,蒋剑飞,毛志刚.一种数字信号处理器中的高性能乘加器设计[J].微电子学,2010,40(1):32-36. 被引量:2
-
10杨丰瑞,熊军洲.基于Verilog的下三角矩阵求逆设计与实现[J].广东通信技术,2011,31(4):75-77.