带有48字节RAM的日历时钟芯片的设计
被引量：1
The logic design of a clock/calendar IC with 48°i8bit RAM
摘要
介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能。该芯片基于VerilogHDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程。
出处
《电子技术应用》
北大核心
2005年第6期73-76,共4页
Application of Electronic Technique
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