基于Logical Effort理论的集成电路延迟优化工具的研究

本文介绍了一种基于LogicalEffort理论研发的集成电路延迟优化工具,该工具综合考虑了互联引线的影响,通过计算比较不同的逻辑结构延迟来确定最佳的电路结构,同时提供逻辑门的最佳晶体管尺寸。我们以六种不同电路为设计实例,在90纳米设计中与SPICE模拟结果进行了比较,其误差在5%以内。鉴于该方法不依赖于版图级寄生参数信息的特点,我们认为该工具可以提供在电路设计的早期对延迟的可信评估,非常适用于快速CMOS电路设计构架的遴选。