64位子字并行整数乘法器设计

介绍了一种64位子字并行整数乘法器,用相同的硬件可实现64bit×64bit的整数乘法操作操作,又可实现4个16bit×16bit的子字并行整数乘法操作。此乘法器采用了一种简单有效的修正算法,并在部分积累加之前合并了修正值。采用这种算法实现的子字并行乘法器总体结构与传统的乘法器结构不同。经过spice模拟,此乘法器达到了较优的延迟。