摘要
在一片速度较低的FPGA芯片上,设计实现了综合型高速雷达数字信号发生器,给出了仿真结果,最高仿真数据率可达2.44Gbps。介绍了综合型高速数字信号发生器的基本设计思路和几个实现技巧,重点介绍了在不改变芯片选择的情、况下,如何通过改进设计方案,提高系统的工作速度。
A synthesis high speed radar dada generator is realized on a low speed grade FPGA chip. The simulator result is given, which has a speed as high as 2.44Gbps.A model of synthesis high speed data generator and some realization tips are given. How to improve a system＇s speed performance on a given FPGA chip is introduced as a key point.
出处
《微计算机信息》
北大核心
2006年第03Z期166-168,共3页
Control & Automation
