SDH中E1/VC-12异步映射的设计与实现被引量：1

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摘要分析了同步数字体系中2.048Mbps支路信号E1异步映射进VC-12的过程,并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步FIFO读控制实现了此异步映射过程的正/零/负码速调整。同时,为了在异步时钟域之间可靠地传递数据,采用格雷码实现读时钟域对写指针的采样。该设计通过了功能仿真、综合及FPGA验证。

作者霍林郭琦许新新李惠军

机构地区山东大学信息科学与工程学院

出处《电子技术应用》北大核心 2006年第3期117-120,共4页 Application of Electronic Technique

关键词同步数字体系异步映射码速调整异步FIFO 格雷码

分类号 TN915.1 [电子电信—通信与信息系统] TP393.11 [自动化与计算机技术—计算机应用技术]

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