高速存储器的大规模并行测试

存储器芯片内含有大量电路单元，每个电路单元都需要作0、1测试，然后每字节由多种数组作逻辑状态测试。实践证明，1Gb的DRAM具有45个有源引脚，由于不能使用边界扫描和可测试性设计，只能使用逻辑数组测试法，单芯片的测试时间约为120秒，测试成本约占总成本的10％。作为对比，非存储器的通用芯片，在有源引脚数相同的情况下，由于使用边界扫描和可测试性设计，测试时间只要1至10秒，测试成本可明显降低。