摘要
给出了由(2,1,N)系列卷积码Viterbi译码中路径度量存储器及其接口的使用FPGA实现时的设计方法,译码器采用四个ACS并行运算的方式,状态度量的更新采用乒乓模式,阐述了存储器的分块方法和读写地址及读写时钟的确定。设计充分利用了FPGA内存资源丰富的特点,具有较高的译码速度和简单的控制逻辑。
A method was given when use FPGA to implement the decoding procedure of （2 ,1 , N ） convolutional codes , use four ACS units , metric updating use ping-pong mode. Write and read address and clock determine . design use in FPGA ,with high speed and simple control logic.
出处
《微计算机信息》
北大核心
2006年第09S期10-12,242,共4页
Control & Automation
基金
总装备部基金资助项目(编号不公开)
