ST-BUS总线接口模块的Verilog HDL设计
被引量：1
摘要
ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了VerilogHDL实现和模块的时序仿真图。
出处
《电子设计应用》
2006年第9期93-94,96-97,共4页
Electronic Design & Application World
同被引文献13
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