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3-DES IP核的VerilogHDL设计 被引量:5

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摘要 首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。
出处 《电子技术应用》 北大核心 2007年第1期133-135,共3页 Application of Electronic Technique
关键词 3-DES IP 流水线
  • 相关文献

参考文献5

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同被引文献22

引证文献5

二级引证文献4

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