摘要
时钟偏移是同步数字集成电路设计中的一个难题。本文分析了时钟偏移产生的机理以及对电路性能的影响。
Clock skew is in a synchronization digital integrated circuit design difficult problem. This article has analyzed the mechanism as well as the electric circuit performance influence which the clock skew produces.
作者
黄洁
HUANG Jie （Electric Information Engineering Department, Wuhan Institute of Technology,Wuhan 430074 , China）
出处
《电脑知识与技术》
2007年第6期1378-1378,1402,共2页
Computer Knowledge and Technology
关键词
时钟偏移
同步电路
寄存器
时钟信号
Clock skew
synchronizing circuit
register
clock signal
