期刊文献+

基于FPGA的时域数字脉冲压缩处理器的设计

Design of time domain digital pulse compression processor based on FPGA
下载PDF
导出
摘要 一种基于FPGA的适用于中小压缩比情况的时域数字脉冲压缩处理器的实现方案。该处理器具有使用灵活、便于功能扩展、成本低的特点,已用于某雷达信号处理机中,性能稳定。 A design of domain digital pulse compression processor with small or middle compression ratio is presented in this paper. Such the processor has been put into service and showed stable performance.
出处 《电子技术应用》 北大核心 2007年第8期52-54,共3页 Application of Electronic Technique
关键词 脉冲压缩 自适应FIR滤波器 现场可编程逻辑门阵列 pulse compression FIR filter field programmable gate array
  • 相关文献

参考文献3

  • 1LIU Zhenyu.Tracking radar digital matched-filter ASIC design and its error analysis.IEEE 5th International Conference on ASIC, Tsinghua University, 2003 : 777-782.
  • 2DAY R H, GERMON R, O NEILLI B C.A real time digital signal processing solution for radar pulse compression. IEE Colloquium on Digital Filters, 1998,252 : 1-6.
  • 3ARMSTRONG J R.Chip-level modeling with VHDL, Prentice Hall PTR, Englewood Cliffs, NJ, 1999.

相关作者

内容加载中请稍等...

相关机构

内容加载中请稍等...

相关主题

内容加载中请稍等...

浏览历史

内容加载中请稍等...
;
使用帮助 返回顶部