利用频域时钟抖动分析加快设计验证过程

Using Clock Jitter Analysis to Accelerate the Process of Design and Verify

简介 随着数据速率的提高，时钟抖动分析的需求也在与日俱增。在高速串行数据链路中，时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率，在时钟性能和系统性能之间建立直接联系。本文将探讨参考时钟的作用和时钟抖动对数据抖动的影响，并讨论在E5052B信号源分析仪（SSA）上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。