基于FPGA的LD-CELP编解码器设计

LD-CELP可以全面满足16Kbps算法的性能要求,已被广泛应用在会议电视系统、IP电话等领域。基于此规范,采用Verilog HDL硬件描述语言完成RTL级设计,所有编解码结构都由Verilog实现的DSP engine完成,并对最佳码书序号进行了压缩处理,解决了最佳码书序号的比特浪费问题。FPGA实现采用Xilinx公司的XC3S1000芯片。验证结果表明,系统功能完全正确,符合协议要求。