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一种基于QuartusⅡ集成综合器的FPGA面积优化方法 被引量:1

A Method for Optimizing FPGA Area Based on Synthesis Tool in QuartusII
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摘要 本文介绍了一种基于QuartusⅡ的FPGA代码优化方法,优化代码可以被QuartusII6.0集成的综合器直接综合成基本宏功能模块(Megafunction),映射成Memory资源,不占用LE资源,从而大大节省了面积。 This paper introduces a method for optimizing FPGA code. By synthesis tool in QuartusⅡ , the optimized code could be synthetized to Magefunctions which make use of Memory Bits instead of LEs.
作者 李萌 侯亚辉
出处 《中国传媒大学学报(自然科学版)》 2007年第3期57-59,74,共4页 Journal of Communication University of China:Science and Technology
关键词 FPGA 面积优化 FIR VERILOG FPGA optimizing Area FIR Verilog
  • 相关文献

参考文献2

  • 1[1]QuartusⅡ Version 6.0 Handbook Volume 1:Design & Synthesis[Z].Altera Corporation.May 2006.
  • 2[2]EDA先锋工作室.Altera FPGA/CPLD 设计[M].北京:人民邮电出版社,2005.

同被引文献4

引证文献1

二级引证文献2

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