基于ACEX1K30的HIRFL-CSRe高精度线性插值异步FIFO

High precision simple interpolation asynchronous FIFO based on ACEX1K30 for HIRFL-CSRe

本设计实现了HIRFL-CSRe同步系统控制器DSP插件内的FPGA中的FIFO(First in first out)功能,数据入口是16位DSP总线,数据出口是16位DAC总线。其核心机制采用双缓冲"乒乓操作",并在FPGA内完成一次线性插值。程序采用VHDL硬件描述语言在Altera公司的现场可编程逻辑器件ACEX1K30上实现。FIFO实现机制完全自行设计,解决了传统异步FIFO由于读写时钟异步造成的空/满标志难以准确给出及数据输出时间不能精确保证的难题,满足了HIRFL-CSRe对于输出数据不间断(每微秒一个)的要求,并由于在FPGA内实现了一次线性插值,从而把从DSP中接收到的已插值数据量增加了一倍,在宏观上降低了DSP的数据运算量。模块经现场工作证实FIFO数据输出时间误差控制在40ns内,达到设计要求。

High precision simple interpolation asynchronous FIFO of HIRFL-CSRe was developed based on the ACEX1K30 FPGA in VHDL Hardware Description language. The FIFO runs in FPGA of DSP module of HIRFL-CSRe. The input data of FIFO is from DSP data bus and the output data is to DAC data bus. It＇s kernel adopts double buffer ping-pong mode and it can implement simple interpolation inside FPGA. The module can control output data time delay in 40 ns. The experimental results indicate that this module is practical and accurate to HIRFL-CSRe.