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用ECL导线OR节省宝贵的皮秒时间

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摘要 当人们借助高速ECL(射极耦合逻辑)做设计时,时钟周期之间的时间经常太少.无法在双稳态多谐振荡器之间用门电路来实现逻辑函数。在这些情况中,可以用导线OR和双稳态多谐振荡器互补逆变输出来派生等效逻辑函数(参考文献1、参考文献2、参考文献3)。可以把ECL的射极跟随器与一个下拉电阻并联,来实现几乎没有延时的OR函数。
作者 Glen Chenier
出处 《电子设计技术 EDN CHINA》 2008年第8期110-110,共1页 EDN CHINA
  • 相关文献

参考文献3

  • 1.Using Wire-OR Ties In ECLinPS Designs,Application Note AN1650/D[].On Semiconductor.
  • 2.Dual D Type Master Slave Flip-flop, MC10H131 data sheet,[].On Semiconductor.
  • 3.Triple 2-Input Exclusive OR/Exclusive NOR Gate,MC10H107 data sheet[].On Semiconductor.

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