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使用Verilog语言的数字VLSI设计
Digital VLSI Design with Verilog
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摘要
自从Verilog语言由Phil Moorby最初发明之后,该语言和它的使用发展得很快。开始时平均设计的大小是一万个门左右,模拟以验证设计是它的主要用途,但是从那时到现在在设计的尺寸方面已惊人地增长。对于大多数的设计而言,来自RTL的自动逻辑合成已经成为标准的设计流程。这种语言确实已经进化,并且被重新标准化。
作者
J.威廉斯(著)
胡光华
机构地区
不详
中国科学院物理学研究所高级软件工程师
出处
《国外科技新书评介》
2008年第12期18-19,共2页
Scientific & Technology Book Review
关键词
VERILOG语言
VLSI设计
设计流程
标准化
RTL
分类号
TP312 [自动化与计算机技术—计算机软件与理论]
TP301 [自动化与计算机技术—计算机系统结构]
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