VHDL模型可移植性

超高速大规模集成电路(VHSIC)硬件描述语言VHDL是作为一种标准规范开发的,这使得用VHDL进行的设计能够在许多CAE制造商提供的多种工具上操作,尽管VHDL并没有定义任何特定的工具,但其语言的某些特点可能降低了应用性能,并可能使某些应用不可能实现,为了避免这个问题,许多CAE制造商都只实现了通常是他们自己设计的子集。即使使用全集VHDL的模拟器,若用户要求共享模型,他们也必须在建模方法和公共逻辑数据类型上取得一致,以使不同的模型之间互相通信而不丟失数据,如果不了解如何使用逻辑模型,就不可能正确地建立模型。