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可配置并行BCH译码器的设计与实现

Design and Implementation of Configurable Parallet BCH Decoder
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摘要 本文对可配置参数的多位并行BCH译码器的设计方法进行了研究。对如何扩大译码器可配置参数变化范围,降低译码延迟,使译码器达到较高的数据吞吐率等技术进行了深入研究,并设计实现了一款满足DVB-S2应用需求的BCH译码器。 The method of designing a parameter configurable and multi-bit parallel BCH decoder is studied in this paper.The method includes how to enlarge the variable range of the configurable parameters,reduce the delay of decoding and achieve high data throughput.A BCH decoder for DVB-S2 is designed and implemented according to the method.
出处 《计算机工程与科学》 CSCD 北大核心 2009年第12期110-112,123,共4页 Computer Engineering & Science
基金 国家863计划资助项目(2007AA01Z287)
关键词 可配置 并行 BCH译码器 DVB-S2 configurable parallel BCH decoder DVB-S2
  • 相关文献

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共引文献144

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