基于FPGA的Viterbi译码器设计被引量：4

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摘要卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Al-tera公司的EP3C120F780C8芯片的(2,1,7)Viterbi译码器,同时给出了时序仿真图。

作者王连成

机构地区西安电子科技大学电子工程学院

出处《电子元器件应用》 2010年第5期39-40,共2页 Electronic Component & Device Applications

关键词卷积码 VITERBI译码 FPGA

同被引文献18

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电子元器件应用

2010年第5期

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