三阶自偏置锁相环的数学建模与稳定性分析

在集成电路中,锁相环位于系统时钟树的最顶端,其稳定性和抖动特性直接决定了整个芯片的性能。高阶锁相环在减小抖动的同时,也给稳定性设计带来了更大的挑战,且系统参数选择将更为复杂。本文基于一款三阶自偏置锁相环进行分析,建立了系统级数学模型,量化的分析了该系统性能参数。根据此数学模型,建立了波特图,分析了该锁相环的系统稳定性,并对如何确定滤波器参数做了分析。基于此数学模型,设计了输出频率为400MHz-2GHz的高性能锁相环。