采用微捷码工具处理65纳米设计时序收敛问题(上)

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摘要 65纳米设计时序收敛问题介绍时序收敛一直是当代ASIC设计物理实现的主要问题,特别是对于那些用于通信产品中的ASIC来说更是如此。我们有一项65纳米ASIC就是这种设计。它拥有2400万门数和4400万内存位,大部分逻辑将一直以400MHz的速率工作，一些DFT逻辑还将以2．8GHz的速率工作。

作者 Tommy Liu Dell Liang Yang Zhang

机构地区德州仪器ASIC中国设计中心

出处《中国电子商情》 2010年第5期45-47,共3页 China Electronic Market

关键词 IC设计收敛时序纳米工具 ASIC 通信产品速率

分类号 TN402 [电子电信—微电子学与固体电子学]

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