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一种高效、可重构的二—十进制转码器设计 被引量:1

An Efficient and Reconfigurable Design of Binary to Decimal Converter
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摘要 文中针对二—十进制(BCD)转码器的FPGA实现目标,提出了一种高效、易于重构的转码器设计方法.并在FPGA(Altera EP1K30QC208-2)开发板上成功地实现了该设计,验证结果表明;和其它4种方法实现的12-bit二—十进制转码器相比,这种设计不但能节约实现代价(逻辑单元LEs);而且也能减小电路的路径延迟。 In order to implement binary, to decimal (Binary Coded Decimal, BCD) converter on a Field Programmable Gate Array (FPGA) chip, an efficient and easily reconfigurable design is proposed. Moreover, the 12-bit binary to decimal converter was successfully implemented on a FPGA development board (Ahera EP1K30QC208-2). Experimental results show that compared with other four designs, the design can save of the Logic Elements (LEs). Meanwhile, Time Propagation Delay (TPD) can decrease.
出处 《微计算机信息》 2010年第17期142-144,共3页 Control & Automation
基金 基金申请人:王庆春 项目名称:H.264/AVC视频编码器的分数像素插值算法研究与硬件实现 基金颁发部门:陕西省教育厅(07JK176)
关键词 二一-十进制(BCD)转码器 SOPC IP核 逻辑单元(LEs) 路径延迟(Tpd) binary to decimal (Binary Coded Decimal, BCD) converter System On Programmable Chip (SOPC) Intellectual Property (UP) core Logic Elements (LEs) Time Propagation Delay (TPD)
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参考文献12

二级参考文献17

共引文献24

同被引文献4

引证文献1

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