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可实现倍频与占空比调整的全数字锁定环设计
被引量:
3
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摘要
本文介绍了一种可实现倍频与占空比调整的延迟锁定环DLL(Delay Locked-loop)电路设计方法。该电路结构简单,无累积相位差,对工艺和噪声不敏感,可以用来提供零传输时延的时钟、高级时钟域控制和实现多种时序调整电路。而且,本文分析了数字延迟锁相环的基本结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频倍数的电路结构。
作者
王汝
张雷鸣
机构地区
中国空空导弹研究院
河南科技大学电信学院
出处
《科技创新导报》
2010年第16期93-93,共1页
Science and Technology Innovation Herald
关键词
延迟锁定环
占空比调整
时钟倍频
分类号
TN492 [电子电信—微电子学与固体电子学]
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