设计质量及其对设计收敛的影响
摘要
在设计早期采取步骤保证质量,可以加快收敛,避免做出失败的硅片。
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1曾宏,曾璇,闵昊.超深亚微米下百万门级系统级芯片的物理设计方案[J].复旦学报（自然科学版）,2006,45(1):26-29. 被引量：2
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2Gilad Stossel.在后版图网表上优化泄漏功率[J].电子与电脑,2008,8(8):39-42.
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3富士通半导体获海思半导体策略ASIC合作伙伴荣誉[J].电信技术,2013(2):44-44.
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4Cadence针对台积电设计参考流程10.0版推出支持28nm设计解决方案[J].集成电路应用,2009(9):14-14.
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5Jerry Zhao.如何将电源完整性分析与签核能速度提高10倍？[J].EDN CHINA 电子技术设计,2014(2):30-30.
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6全局综合可改进时序收敛 对设计收敛有显著影响(上)[J].中国集成电路,2004,13(3):51-54.
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7曾宏,曾璇,闵昊.深亚微米下系统级芯片的物理设计实例[J].微电子学,2005,35(6):634-638. 被引量：3
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8Cadence Encounter数字实现系统[J].世界电子元器件,2009(1):58-58.
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9方山,吴玉平,陈岚,张学连,张琦.标准单元电路-版图设计自动优化技术[J].半导体技术,2015,40(10):744-748. 被引量：1
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10全局综合可改进时序收敛 对设计收敛有显著影响（下）[J].中国集成电路,2004(4):30-32.
