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CMOS IC的低功耗设计 被引量:1

Low Power Design of CMOS IC
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摘要 分析了功耗的产生原因和几种不同的低功耗电路结构的优缺点。论述了如何从电源设计。 This paper analyses the source of power,the advantage and disadvantage of some Low-power logic styles,and how to decrease the power on voltage and clock.
作者 姜庆祥
出处 《微处理机》 1999年第2期12-15,共4页 Microprocessors
关键词 CMOS 集成电路 低功耗 设计 CMOS集成电路 low voltage,low power,desgn,logic style
  • 相关文献

参考文献1

共引文献9

同被引文献4

  • 1王祚栋,魏少军.SOC时代低功耗设计的研究与进展[J].微电子学,2005,35(2):174-179. 被引量:19
  • 2Rabaey J M.Low Power Design Essentials[M].New York:Springer,2009:55-58.
  • 3Emnett F,Biegel M.Power Reduction Through RTL Clock Gating[R].SNUG Conference,San Jose,1999.
  • 4Keating M,Flynn D,Aitken R,et al.Low power Methodology Manual for System-on-Chip Design[M].New York:Springer,2007:34-38.

引证文献1

二级引证文献3

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