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利用IDDR简化亚稳态
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摘要
如果在具有多个时钟的非同步系统中使用FPGA,或者系统中的时钟频率或相位与FPGA所使用时钟频率或相位不同,那么设计就会遇到亚稳态问题。不幸的是,如果设计遇到上述情况,是没有办法完全解决亚稳态问题的,不过还是有一些方法可降低系统出现亚稳态问题的几率。
作者
Primitivo Matas Sanz
机构地区
Telefonica I+D公司
出处
《今日电子》
2010年第12期22-24,24,共3页
Electronic Products
关键词
亚稳态
利用
同步系统
时钟频率
稳态问题
FPGA
完全解
相位
分类号
TK123 [动力工程及工程热物理—工程热物理]
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