基于51IP核的数字钟设计

本设计基于FPGA 51IP软核技术的数字钟，在VHDL语言环境下，采用自顶向下的设计方法，在FPGA中嵌入51软核。在FPGA中嵌入51软核后，使其兼有51单片机的功能。系统主芯片采用EP2C5T144C8，由时钟模块、控制模块、显示以及报时模块组成。设计具有年、月、日、时、分、秒显示功能，以24小时循环计时显示，同时该数字钟可实现整点提示、定时报警功能，通过键盘对数字钟的校时、清零、启停等进行设置。