基于Verilog HDL语言的硬件乘法器设计
Hardware Multiplier Design Based on Verilog HDL
摘要
探讨主要的硬件数字乘法器设计算法。使用Verilog HDL硬件语言设计出一种高效实用的硬件乘法器。
Hardware digital multiplier design algorithm is discussed. A high performance multiplier based on Verilog HDL is designed.
出处
《电子元器件应用》
2004年第12期32-34,共3页
Electronic Component & Device Applications
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