基于查阶跃响应表的高效FIR滤波器设计及其FPGA实现

本文提出了一种采用查阶跃响应表方法实现的FIR数字滤波器设计方案,并以一个649阶FIR滤波器的FPGA设计为例,与传统的采用FPGA IPCORE实现方法进行了对比,分析该设计方法在FPGA的资源利用和系统时钟速率上的优势。通过实验数据验证,该方案可以解决现有技术中FIR滤波器需要大量乘法器和加法器的问题,达到了降低FPGA硬件资源使用、提高系统运行效率的效果。