摘要
高速AD广泛应用于雷达通信、电子对抗、卫星导航、高能物理等领域。由于高速AD接口数据速率可以达到上GHz,这就要求FPGA对AD随路时钟的上升沿必须定位到数据的中心稳定区域,否则,数据将变得不准确。针对高速AD的接口特点,本文提出了一种高速AD接口IODELAY的相位动态自校正方案,使得采集的AD数据稳定可靠。从而使FPGA后级对AD信号的处理成为可能。
出处
《电子技术与软件工程》
2014年第12期64-64,共1页
ELECTRONIC TECHNOLOGY & SOFTWARE ENGINEERING
