摘要
文章对数字集成电路设计中的时序分析作了一个概要的介绍。对一些时序分析算法进行了讨论 ,同时 ,指出伪路径是时序分析中的一个重要问题。因此 ,为了进行有效的时序分析 。
WT5”BZ]The timing analysis in the design of digital integrated circuits is described Some algorithms for the timing analysis are discussed It is pointed out that the false path is an important problem in the timing analysis As a result, both the logical behavior and the temporal behavior of the network must be taken into consideration for effective timing analysis [WT5HZ]
出处
《微电子学》
CAS
CSCD
北大核心
2001年第2期126-129,共4页
Microelectronics
基金
美国国家科学基金资助项目! ( 5978East Asia and Pacific Program-960 2 4 85)
关键词
逻辑综合
伪路径
数字集成电路
时序分析
WT5”BZ]Logic synthesis
False path
Digital IC
Timing analysis
Timing verification