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采用PLL设计时需注意的问题

The Problems To Be solved By PLL Designing
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摘要 为了满足ASIC设计中时间进度上的要求,许多工程师都采用了锁相环(PLL)。PLL具有一些人们所希望的特性,包括时钟倍频能力、时钟占空度校正能力以及时钟分配延时消除能力。这些特性使得设计人员能够运用廉价的低频晶体作为其片外时钟脉冲源,并随后进行片上倍频,以生成任何数值的高频内部时钟信号。
作者 J.Reachen
出处 《世界电子元器件》 2002年第4期44-45,共2页 Global Electronics China
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参考文献1

二级参考文献37

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