为基于FPGA的设计选择绝佳的内部或者外部时钟解决方案

现场可编程门阵列（FPGA）通常被用于从嵌入式计算到高速串行数字通信的各类应用。对于可重构硬件和密集型高速逻辑功能来说,FPGA是实现高性能、灵活设计的理想选择。作为这些高密度架构的一部分,FPGA包含用于频率合成的内部整数和小数锁相环（PLL）。然而,这种架构带来一个简单的问题：为了优化性能和简化设计,在基于FPGA的设计中如何恰当选择使用内部PLL、分立振荡器和时钟IC？控制平面时钟FPGA内部PLL为包括高速逻辑、数字信号处理和嵌入式存储器的各种功能模块提供低偏差时钟源。内部PLL也被用于产生全局和局部时钟,以及其他高扇出的低偏差控制信号。