基于FPGA的32位循环型除法器设计

借助于硬件描述语言Verilog HDL语言和FPGA,提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构,优化了时序,提高了除法运算速度,克服了传统除法器"吃时钟"的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成,无需模块划分,节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真,达到了预期的结果。