基于Cadence仿真的DDR3系统IO Buffer配置
摘要
利用Cadence系列软件对列车控制网络主控板DDR3系统进行信号完整性仿真，针对不同的10Buffer配置提取信号仿真眼图，并根据DDR3规范选取最佳配置。
出处
《电工技术（下半月）》
2015年第5期186-186,共1页
Electric Engineering
参考文献2
-
1陈兰兵主编.Cadence高速电路设计[M].电子工业出版社,2014.
-
2DDRDDR4系列内存简介[OL].http://baike.baidu.com/view/1191.htm.
-
1曹孝文.DDR3系统中DQS信号的设计方法[J].电子世界,2014(24):362-362.
-
2刘海洋,汪旭,李龙,王磊.基于Cadence的实际电路板DDR3传输线仿真分析[J].移动信息,2015,0(3):22-23.
-
3Jon Sreekanth,雷天石.实现网络处理的硬件/软件最佳配置[J].今日电子,1999(12):25-26.
-
4温向明,朱赟,朱祥华.全光网中波长转换器分配算法的研究[J].北京邮电大学学报,2001,24(2):36-40.
-
5CREEK推出新品功放[J].高保真音响,2009(11):69-69.
-
6袁三男,王豪行.最优化方法在蜂窝通信中的应用[J].通信学报,1994,15(5):40-46.
-
7张丹.映衬“古”感美：傲然的丹拿蓝宝石[J].视听前线,2011(6):33-35.
-
8黄韬.电力通信网运行方式优化探讨[J].电子世界,2016,0(12):94-94.
-
9杨丽丽.现场总线在列车控制网络中的应用[J].铁道运营技术,2009,15(4):4-6. 被引量：5
-
10李晋文,胡军,曹跃胜,史林森,肖立权.DDR3时序分析与设计[J].计算机科学,2012,39(4):293-295. 被引量：7
