基于EDA数字抢答器的设计

为满足多输入、多功能抢答器的特殊需求,采用EDA设计方法,设计了四路输入抢答器。本文以现场可编程逻辑器件(FPGA)为设计载体,以硬件描述语言VHDL为主要表达方式,以quartusⅡ开发软件为设计工具设计的电子抢答器,具有抢答鉴别与锁存功能以及60秒答题限时功能、对抢答犯规的小组进行警告和对各抢答小组进行相应的成绩加减操作等功能。