基于FPGA数字钟的设计

伴随着集成电路(IC)技术的发展,电子设计自动化(EDA)逐渐成为重要的设计手段,经广泛应用于模拟与数字电路系统等许多领域。该文利用了Verilog HDL硬件描述语言通过层次化的方法设计数字钟,并通过QuartusⅡ7.1完成波形仿真和综合。根据功能将系统分为6个模块:顶层调用模块、分频模块、时钟计时模块、分钟计时模块、秒钟计时模块、闹铃及报时模块。将程序下载到芯片EP1C6Q240C8中,验证数字钟FPGA设计的正确性和实用性,应用于实际的数字钟显示,以期可以让数字钟具有更强的效果。